实验项目

用VHDL语言设计组合逻辑数据传输系统

实验目的

1.学会编写VHDL源程序,并熟悉其基本格式。

2.验证由数据选择器和译码器组成的数据传输系统的逻辑功能。

实验要求

学会编写VHDL源程序,并熟悉其基本格式。

实验内容

1．用VHDL语言及可编程器件设计一个8选1数据选择器和一个3线-8线译码器。

2．用8选1数据选择器和3线-8线译码器组成一个6路信号分时传送系统。测试在A2A1A0控制下输入和输出的对应波形关系,以检验所设计电路的逻辑功能是否正确。