实验项目

用PLD设计时序逻辑电路（一）

实验目的

1.熟悉用PLD设计时序逻辑电路的方法。

2.掌握用PLD实现方波输出分频器的方法。

实验要求

掌握PLD设计时序逻辑电路的方法

实验内容

１．用VHDL语言和PLD设计一个分频比为12的方波输出分频器,并用实验来

检测设计是否正确。

2．用VHDL语言和PLD设计一个序列信号检测器,当序列信号检测器连续收到一组1110010数码后,输出为1;否则输出为0,并用实验来证明设计正确。