实验项目

用PLD设计时序逻辑电路(二)

实验目的

1.熟悉用VHDL语言和PLD设计m序列信号发生器的方法。

2.掌握用PLD实现串/并行代码转换器的方法。

实验要求

掌握利用QUARTUSII设计复杂时序逻辑电路的基本方法

实验内容

1.用PLD设计一个能够自启动的长度是7位的m序列信号发生器,并用实验方法检测设计结果是否正确。

2.用PLD设计一个用移位寄存器组成的7位串/并行代码转换器,将7位m序

列信号转换为7位并行信号输出,并用实验方法检测设计结果是否正确。