实验项目

用PLD设计时序逻辑电路(三)

实验目的

熟悉用PLD设计脉冲分配器的方法。

掌握用PLD实现输出“0” 有效和输出“1” 有效的方法。

实验要求

掌握利用QUARTUSII设计复杂时序逻辑电路的基本方法

实验内容

1.用PLD设计一个能够自启动的依次循环出“1” 和依次循环出“0” 的可控移存型8位脉冲分配器,并用实验方法检测设计是否正确。

2.用PLD设计一个移存型序列信号发生器,用来产生0111001101序列信号,

并检测其设计输出信号是否正确。