（第三期）数字电路与逻辑设计

方怡冰

目录

  • 1 第1周
    • 1.1 1.1 课程简介
    • 1.2 1.2 数字电路与模拟电路的区别
    • 1.3 1.3 数制
    • 1.4 1.4 码制-8421BCD
    • 1.5 1.5 其它BCD码的表示方法
    • 1.6 1.6 两个8421BCD码加法运算
    • 1.7 1.7 两个2421BCD码相加
    • 1.8 1.8 两个2421码加法运算的VHDL描述
  • 2 第2周
    • 2.1 1.9  格雷码
    • 2.2 2.1基本逻辑门
    • 2.3 2.2逻辑表达式及其电路意义
    • 2.4 2.3 通过例2-1学习逻辑函数的表示方法
  • 3 第3周
    • 3.1 2.4第二章例题与习题讲解
    • 3.2 2.5拓展---利用软件进行电路设计
    • 3.3 3.1 CMOS非门、与非门和或非门电路
    • 3.4 3.2 CMOS其它门电路
  • 4 第4周
    • 4.1 3.3 TTL门电路
    • 4.2 3.4习题讲解
    • 4.3 4.1组合逻辑电路的分析与设计
    • 4.4 4.2组合逻辑电路的竞争与冒险
  • 5 第5周
    • 5.1 4.3.1中规模编码器及其VHDL描述
      • 5.1.1 拓展-中规模优先编码器74HC148及其级联
    • 5.2 4.3.2中规模译码器及其VHDL描述
    • 5.3 4.3.3数据选择器及其VHDL描述
    • 5.4 4.3.4数值比较器及其VHDL描述
  • 6 第6周
    • 6.1 4.3.5加法器及其VHDL描述
    • 6.2 4.3.6.组合电路设计举例
    • 6.3 4.4组合电路设计举例-拓展
    • 6.4 5.1可编程设计概述
  • 7 第7周
    • 7.1 5.2VHDL语法简介、设计举例
    • 7.2 6.1电位型触发器
    • 7.3 6.2钟控JK触发器
    • 7.4 6.3触发器的VHDL描述
  • 8 第8周
    • 8.1 7.0时序逻辑电路概述
    • 8.2 7.1.1-3小规模计数器电路分析与设计
    • 8.3 7.1.4-6小规模一般时序电路分析与设计
    • 8.4 7.2.1-2小规模移位寄存器电路分析
  • 9 第9周
    • 9.1 7.2.3-5小规模序列信号发生器电路
    • 9.2 7.3.1-2中规模计数器电路
    • 9.3 7.3.3中规模脉冲分配器电路
    • 9.4 7.3.4计数器设计序列信号发生器
  • 10 第10周
    • 10.1 7.4.1中规模移位寄存器芯片介绍
    • 10.2 7.4.2串并转换电路分析
    • 10.3 7.4.3并串转换电路分析
    • 10.4 7.4.4-5例7-12分析,例7-13分析
  • 11 第11周
    • 11.1 7.5习题讲解
    • 11.2 7.6.1时序电路的VHDL描述概述
    • 11.3 7.6.2-3计数器的VHDL描述
    • 11.4 7.6.4-8计数器的VHDL描述
    • 11.5 7.6.6 项目训练-基于FPGA的四路抢答器设计
  • 12 第12周
    • 12.1 7.7移位寄存器器的VHDL描述
    • 12.2 7.8.1-3一般时序电路的VHDL描述
    • 12.3 7.8.3-8一般时序电路的VHDL描述
    • 12.4 7.8.9项目训练-基于FPGA的乒乓球游戏设计
  • 13 课程实验
    • 13.1 实验一  逻辑门的电压传输特性及参数测量
    • 13.2 实验二  组合逻辑电路的应用(一)
    • 13.3 实验三  可控4位代码转换器
    • 13.4 实验四 用VHDL语言设计组合逻辑数据传输系统
    • 13.5 实验五 组合逻辑电路的应用(二)
    • 13.6 实验六 触发器及移位寄存器的应用(一)
    • 13.7 实验七  用PLD设计时序逻辑电路(一)
    • 13.8 实验八 用PLD设计时序逻辑电路（二）
    • 13.9 实验九 触发器及移位寄存器的应用(二)
    • 13.10 实验十 MSI计数器的应用（一）
    • 13.11 实验十一 MSI计数器的应用(二)
    • 13.12 实验十二  用PLD设计时序逻辑电路(三)
    • 13.13 实验十三 用PLD设计计数器
    • 13.14 实验十四 数字信号的发送与接收
  • 14 课程设计-基于FPGA
    • 14.1 14.1 基于FPGA的设计-万年历
    • 14.2 14.2 基于FPGA的设计-红外通信
    • 14.3 14.3 万年历的时、分信号红外通信
  • 15 电子设计参考书
    • 15.1 参考书目录
  • 16 学过数字电路，没有VHDL基础的请进
    • 16.1 16.1从74系列芯片搭接数字钟学习QUARTUSII软件
    • 16.2 16.2从设计数字钟计数器学习VHDL
    • 16.3 16.3用VHDL描述设计ASK调制解调电路
实验十三 用PLD设计计数器

实验项目

用PLD设计计数器(一) 

实验目的

1.掌握用VHDL语言设计计数器的方法。

2.学会用显示译码器、数码管和发光二极管显示十进制数。

实验要求

掌握利用QUARTUSII设计设计计数器电路的基本方法

实验内容

1.用VHDL语言和PLD设计一个具有异步清零端的同步十进加1计数器,测试其输入、输出同步波形。（通信）

2.用VHDL语言和PLD设计一个8421BCD码三十六进加法计数器,并用数码管显示计数器个位计数,用两个发光二极管显示十位计数。

一、具有异步清零端的同步十进加1计数器：

二、8421BCD码三十六进加法计数器：

三、实验视频：