2022-01-28 22:47 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

组合逻辑电路的分析和设计的步骤有什么区别？

• 2022-05-05 08:34 张思远

  组合逻辑电路的分析步骤
  （1）有给定的逻辑电路图，写出输出端的逻辑表达式；
  （2）列出真值表；
  （3）通过真值表概括出逻辑功能，看原电路是不是最理想，若不是，则对其进行改进。
  组合逻辑电路的设计步骤
  1 由实际逻辑问题列出真值表;
  2 由真值表写出逻辑表达式;
  3 化简、变换输出逻辑表达式；
  4 画出逻辑图。

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2022-02-03 15:59 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

请同学们按照图片及视频显示的设计电路VHDL代码，完成该项目的设计和仿真。

• 2022-05-04 19:51 冯凌冰

  [图]

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2022-02-03 15:59 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

在本项目基础上，设计一个八路抢答器，区别在哪里？请完成该设计。

• 2022-05-04 19:50 冯凌冰

  区别在于rs触发器的数目由三个变成四个，编码器由一片148，变为两片148

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2022-01-28 10:36 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

本章的电路设计分成计数器和移位寄存器，分别用小规模和中规模电路芯片设计实现，请分别用以上4种方法设计实现1，2，4，9，3，6，12，8，1，2，4....的电路，画出逻辑图，总结设计方法。设计用芯片自选。

• 2022-05-04 19:48 冯凌冰

  [图]

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2022-01-28 22:51 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

时序逻辑电路与组合逻辑电路最大的区别是什么？

• 2022-05-04 19:42 冯凌冰

  一、特点不同
  1、组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
  2、时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
  二、取决的状态不同
  1、组合逻辑电路是指在某一时刻的输出状态仅仅取决于在该时刻的输入状态，而与电路过去的状态无关。
  2、而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

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2022-01-27 23:09 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

何谓触发器，画出与非门组成的RS触发器电路结构，说明工作原理。

• 2022-05-04 19:39 冯凌冰

  双1不变，互异同R非，双0不允许

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2022-02-03 09:43 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

从前面的学习过程，总结VHDL常用语法、常见电路设计方法。

• 2022-05-04 19:39 冯凌冰

  一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）
  语法包括 begin process case when if else

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2022-02-03 09:42 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

为什么在进行组合逻辑电路设计时，用了电路设计法和VHDL描述方法，两者本质的区别在哪里？

• 2022-05-04 19:38 冯凌冰

  原理图方式更直观一点，但是在复杂系统中缺点就是比较乱，采用语言的方式比较适合复杂电路情况。
  
  VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。
  
  VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现。

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2022-02-03 16:49 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

CMOS门电路的结构特点是什么？如何构成与、或关系？为什么相同输入个数与非门的工作速度比或非门快？为什么门电路的输入端不宜太多？

• 2022-05-03 08:18 冯凌冰

  CMOS门电路结构特点：1、执行带非的逻辑功能。2、每个输入信号同时接一个NMOS管和一个PMOS管，即NMOS管和PMOS管永远成对出现。3、输出函数决定于管子的连接关系。NMOS逻辑块按“串与并或”的规律组成，PMOS逻辑块按“串与并或”的规律组成。
  即NOMS管串联实现“与“逻辑，NMOS管并联实现”或“逻辑。PMOS管刚好相反。
  由于并联连接电路具有多条导通电路存在，即在与非门电路中充电电路有多条，故负载电容的充电时间较快。而在或非门电路中，放电电路有多条通路，故负载电容的放电时间较快。因此，无论是与非门还是或非门，串联连接的MOS管是限制开关时间的主要因素。但是由于NMOS管的电子迁移比PMOS管的空穴迁移快，因此，通过CMOS与非门驱动管VTN1和VTN2的放电速度，要比通过CMOS或非门负载管VTP1和VTP2的充电速度快。即与非门的瞬态响应比或非门更好一些。

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2022-02-03 16:47 方怡冰 集美大学 在数字电路与逻辑设计---福建省一流线上课程课程中提问：

通过本单元学习，总结电路设计的步骤，最小项表达式与正逻辑有什么关系？最简与或式设计电路是否会使电路最简单？

• 2022-05-03 08:16 冯凌冰

  最小项关注正逻辑前提下出一的情况；最简与或式设计电路会使电路最简

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